基于业界标准接口的高度可配置性的IP模块
囊括了严格的业界兼容性和互用性标准
软IP核提供可配置的RTL源代码（VHDL和Verilog）
硬IP核为加工流程提供了专门的GDSII布局数据
IP 区块包括关键设计和验证脚本适用于主流的设计流程