近年来FPGA器件复杂度和封装密度迅速增加。在1998，某公司*推出了一个包含680引脚的器件**，其中512个引脚可用，所有引脚封装在1mm间距的球栅阵列中。到2000后期，宣布下一代的器件包含1108可用引脚，也封装在1mm间距、1517引脚球栅阵列中。到2002早期，封装已增加到1704个引脚，到20057月增加到1760个引脚。

FPGA设计
随着业界集成片上系统的趋势，系统功能越来越复杂，器件的集成度越来越高，器件数量变得越来越少，FPGA的引脚数变得越来越多。为了达到系统性能最优以及产品成本最优，对FPGA的管脚分配优化的要求越来越高。
但是直到近期，FPGA设计师们才有相应的EDA工具来充分考虑系统I/O引脚分配以及优化。结果。
要有效地优化系统性能，FPGA和PCB设计师们必须通力合作，经常交流影响彼此的设计更改。FPGA更改必须传递给PCB设计师，并且在PCB设计环境中评估更改结果。而PCB的更改也必须及时反馈给FPGA设计流程，以保证产品设计的一致性要求会聚。但是因为FPGA和 PCB设计小组经常是独立的，就限制了整个流程的优化：通常设计小组分散在各个地方，小组成员之间不能有效地交流。不同的限制、设计方法给FPGA设计和PCB设计流程增加了交流困难。

FPGA I/O 设计和系统时序优化
下面的FPGA和连接器的简单示例说明了I/O设计优化对系统时序的影响。图1a显示了PCB的网线，其中32位数据总线的I/O设计由FPGA 布局布线工具完成。而FPGA布局布线工具没有考虑PCB布局的影响。图1b显示了PCB的实际布线结果。为了保证总线之间的时序容限，PCB布线工具不得不使用大量的蛇形线，结果导致整个系统的信号时序裕量变小。

信号完整性
信号时序并不是唯一系统限制。现代FPGA具有丰富的I/O种类，专用于千兆位级范内的高速通信。要保证千兆级信号从驱动器经PCB顺利发送到接收器件，需要严格控制印刷板的互连（如引线和通孔）和驱动器/接收器的工作特性。
对于工作在千兆级赫兹频率范围下的信号，通孔的功能有如小型天线，每增加一个通孔，信号质量随之下降。业界标准的PCI-Express总线规范建议每条引线使用的通孔少于两个，引线长度匹配控制在0.025%容差内。
驱动能力在信号切换上起了重要作用。在图3a中，设计师可以选择2mA到24mA的驱动力。图3b显示了8mA驱动力的效果，过渡时间延迟，可能产生错误的切换边沿。图3c显示了24mA驱动力的效果。因为24mA驱动力引起的电流过大，必须在电源和信号完整性之间做出权衡（可以在12-16mA范围内找到合理的解决方案）。